Analog-till-digitalomvandlare till 5G/6G

Viktiga resultat som projektet gav

Doktoranden Hamid Karrari and postdoktorn Siyu Tan började med att designa en ADC-kärna med samplingshastighet upp till 0.5GS/s och upplösning på 10 effektiva bitar. Dessa mål uppnåddes tack vare en rejäl ansträngning. Denna ADC-kärna användes sen i en tidsparallell ADC, där 4 ADC-kärnor arbetar tidssekventiellt och därmed realiserar en ADC med 4 gånger högre samplingshastighet än den individuella kärnans, d v s 2GS/s . De mest noggranna simuleringar man kan köra på kretsen visar att man borde kunna behålla den nominella upplösningen upp till en samplingshastighet på 1.6GS/s.

Långsiktiga effekter som förväntas

Projektet har genomförts i stort sett enligt planerna, trots viss fördröjning p g a pandemins kvardröjande effekter. En ytterligare komplikation utgjordes av den avancerade 22nm CMOS-processen, som visade en betydlig diskrepans mellan simuleringar före respektive efter parasitextrahering. Det skall tilläggas att själva ADC:n är ett mycket komplext system, där omfattande hjälpkretsar måste hysas på samma kiselbricka som ADC:n, t ex en ingångsbuffert och ett minne som lagrar ADC:ns utgångsdata. Efter omfattande arbete kunde man skicka ADC:n till tillverkning november 2022.

Upplägg och genomförande

Den tidsparallella ADC:n designades utifrån en befintlig successiv-approximation (SAR) ADC-kärna, vars max samplingsfrekvens höjdes genom att dela dess interna kapacitansmatris i två delar som arbetar samtidigt, dock inte på samma signal (så-kallat pipeline-teknik). Mellan den första delens utgång och den andras ingång sitter ett så-kallat dynamiskt förstärkarsteg för optimal prestanda. ADC:ns linjäritet höjdes igenom en bättre ingångsbuffert samt en kraftfullare samplingsswitch. En extra bit i kapacitansmatrisen möjliggör en lättare signalefterbehandling.